我尝试在systemverilog代码中使用多维数组作为端口。顶部模块是一个三维数组，而子模块是一个二维数组。简化的测试平台和设计如下：

  module TB();
      wire  [3:0]d_inAll  [0:99][0:9];
      wire  [3:0]d_outAll [0:99][0:9];
      genvar iX;
      for (iX=0; iX<100; iX=iX+1)begin
           someDesign DUT_i(.d_in(d_inAll[iX]) , .d_out(d_outAll[iX]));
   endmodule

它的设计是

module someDesign(input wire [3:0] d_in[0:9],
                  output wire[3:0] d_out [0:9]);
  genvar i;
  for (i=0; i<10; i=i+1)begin
    assign d_out[i] = d_in[i];
endmodule 

我试图用icarus verilog编译这段代码，但失败了，错误如下。

../elaborate.cc:1439: failed assertion rval_net->pin_count() == prts[0]->pin_count()

这是编译器的错误还是一些还不支持的特性？有没有其他方法可以解决这个问题？我知道我可以扁平化数组，但是，我不喜欢使用它，因为它会使设计更容易出现功能错误。